CadenceLIVE China 2024 中国用户大会，作为目前中国 EDA 行业覆盖技术领域全面、规模巨大的先进技术交流平台，迎来其辉煌的第二十届盛会。此次大会定于 8 月 27 日在上海浦东嘉里大酒店盛大启幕。现场参会注册现已开放，诚邀您前来参会。五大分会场聚焦验证、PCB封装设计及系统级仿真、模拟定制设计、数字设计实现、汽车电子/数字设计创建及签核等5大专题，50+技术主题分享，恭候您的莅临
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模拟定制设计专题
在模拟定制设计专题中，Cadence 将介绍 AI-Driven 的 Virtuoso Studio 和 Spectre 平台的新的技术演进和功能，覆盖整个定制设计的完整流程。并且，我们邀请了 Cadence 在中国的合作伙伴分享在实际工作中，他们如何应用 Cadence 的Virtuoso Studio 定制设计环境和 Spectre 仿真验证工具，提高设计验证效率及交付质量以应对越来越高的设计挑战及紧迫的交付周期。
专题内容涵盖： Virtuoso Studio AOP 电路优化功能、Spectre FMC 用于 high sigma 验证、高速接口电路的高效数模混合仿真及调试、Virtuoso Studio APR 流程用于先进工艺模拟设计的自动布局布线、Virtuoso RF flow、加速版图后仿及提升寄生 debug 效率、DDR5 IBIS-AMI 系统仿真等。
模拟定制设计专题议程
* 日程以最终现场公布为准
PCB、封装设计及系统级仿真专题
在PCB、封装设计及系统级仿真专场中，您将浏览到 Cadence 最新的系统设计与仿真技术方案。在本专题论坛上，来自 Cadence 总部的研发专家将介绍 Allegro 硬件设计平台最新的开发进展、远景路标，尤其是集成了人工智能技术的下一代 Allegro XAI 平台，作为一款颠覆性的生产力工具，该平台将改变传统的、低效的基于人工的硬件布局布线流程，通过借助 AI 技术，极大地提高硬件开发的效率。
来自Cadence 总部的多物理场仿真产品线的研发专家，将为您带来最新的Sigrity、Clarity、Celsius 等产品开发进展，尤其是在 3DIC、射频（RF）电路设计、热和应力、人工智能技术应用等领域的持续投入及相关产品，从中您将了解 Cadence 在多物理场仿真领域的战略布局和远景规划。
同时，本专题论坛同样邀请了来自业内的顶级专家分享他们基于 Cadence 方案的成功经验，包括来自 Schneider 的数字孪生架构实施方案；来自 ZTE、NIO 和 Inventec 的仿真专家将分享在服务器和智能自动驾驶产品上应用电-热多物理仿真分析解决高功耗产品电源完整性、信号完整性签核的问题；来自中兴微电子和一博科技的仿真专家将分享他们利用 Optimality 技术，自动地优化主流高速接口比如 112G，SerDes，DDR5 等的信号完整性指标，大大加快了设计效率。
PCB、封装设计及系统级仿真专题议程
* 日程以最终现场公布为准
验证专题
本场验证专场将聚焦于多篇论文和实践案例，涵盖以下关键领域：AI 技术在验证领域的最新应用、HPC 软硬件协同、SoC 性能分析、汽车功能安全、网表仿真加速和回归过程管理等。本次技术分会场不仅将展示如何使用 Cadence 验证工具提升芯片设计和验证效率，还将探讨一些前所未有的问题和解决方案，为相关领域提供新的见解。
验证分会场技术亮点：
技术更新：有机会了解 Cadence 最新的技术与解决方案，保持行业领先。
实践案例：通过客户分享的众多实战经验，获得宝贵的经验教训和灵感。
前沿探讨：深入探索 AI 和验证技术领域的前沿问题与解决方案，拓展视野并了解最新趋势。
验证专题议程
* 日程以最终现场公布为准
数字设计实现专场
数字设计实现一直是业界关注的焦点，随着人工智能技术的广泛应用，EDA迎来了人工智能的技术革命，Cadence顺应技术潮流，推出大量的带有机器学习的EDA软件去帮助客户去提高效率，提升芯片性能。
数字设计实现专场将分享的这些具体的AI应用, 如业界领先的全流程PPA优化软件Cerebrus，智能的大幅度改善IR drop的Voltus InsightAI. 除此之外，还有各个点上有亮眼表现的新功能及新应用，如低功耗优化，定制绕线，芯片利用率的优化，和全局改善IR drop的PG fill。希望所有的这些分享带给大家全新的EDA体验，轻松应对芯片设计的挑战。
数字实现专题议程
* 日程以最终现场公布为准
汽车电子、数字设计创建及签核专题
随着自动驾驶的广泛应用，汽车电子成为芯片行业的热门赛道，Cadence顺应潮流推出面向汽车电子设计的全流程USF flow, 它的便捷性大大提高了汽车电子设计的效率。本专场将分享Cadence 在汽车电子领域的最新技术。此外还包含数字设计创建及签核的最新技术，如早期发现并评估RTL质量并帮助设计者提升PPA的Joules Studio，有效提升flatten ECO 效率的Conformal ECO, 更好的IR 分析及优化工具Voltus, 以及一体化的时序签核全流程和签核阶段的功耗优化。希望所有的这些分享带给大家全新的EDA体验，轻松应对芯片设计的挑战。
汽车电子、数字设计创建及签核专题
* 日程以最终现场公布为准
大会直通车
CadenceLIVE China 2024
报名通道已开启，邀您共赴盛会！
我们期待在CadenceLIVE China 2024
中国用户大会上与您相遇
这场技术盛宴，绝对不容错过
恭候您的莅临！
