混合键合技术实现了前所未有的连接密度，当互连间距压缩至1微米时，单芯片内的连接数量可轻松突破数十亿个。面对如此庞大的规模，逐一检测或测试每条连接已不再可行。
管理这种工艺的良率不仅需要工艺的均一性和可预测性，还需要提供模块化、可测试性和冗余性的架构。
“混合键合实现了前所未有的互连密度，”新思科技I/O库IP产品营销总监Lakshmi Jain表示，“一个铺满芯粒并以1微米间距键合的全尺寸中介层，可以轻松达到数十亿个内部连接。制造成功与否不再依赖于对单条互连的管控，而取决于架构的设计，这种设计必须预设一定程度的缺陷存在，并具备容错能力。”
混合键合加入了10微米至1微米间距的无凸点互连。以当今的标准来看，1微米的间距是非常激进的，但这并非物理极限。EV Group业务发展经理Thomas Pleschke认为间距还将进一步缩小：“理论上，我们可以将两片300毫米晶圆以200纳米焊盘节距键合，实现数万亿级别的连接。”
平面硅工艺的优势在于可以并行构建大量连接，因此不管是100万个还是10亿个，其实并无太大关系，关键在于工艺的均一性。跨晶圆的工艺波动可能带来巨大影响。与此同时，为I/O端口增加测试基础设施，可在键合前后分别进行测试，从而确保连接的可靠性。
达到十亿级连接并不难
实现数十亿级连接的关键，在于混合键合所支持的1微米间距。如此一来，每毫米可容纳1000个“凸点”。（称它们为凸点为了便于理解，混合键合的本质恰恰是去除凸点，直接实现焊盘对焊盘的键合。）
例如，通过以下典型封装示例，可以直观理解这一数量级是如何实现的：我们假设中介层可以混合键合到基板上。
图1：用于统计连接数量的处理器封装示意图。如果HBM4堆叠是16层高，凸点数量可以超过260亿个。（来源：Bryon Moyer/Semiconductor Engineering）
所示的封装包含8颗英特尔Nova Lake处理器芯片，每颗尺寸为14.8×6.6平方毫米，理论上可提供超过9700万个连接，8颗合计约7.81亿个连接。12组16层堆叠的HBM4，每颗DRAM芯片尺寸为11×11平方毫米，合计提供超过230亿个连接。单颗I/O小芯片参照AMD产品设计，同样为11×11平方毫米。中介层若按三个掩模版单元尺寸设计，约为3×（28×33平方毫米），提供超过25亿个连接。
把这些加在一起，连接总数达到约267亿。其中大多数来自于HBM4，因此即使中介层不能混合键合到封装基板上，单个封装内的连接数仍将达到数百亿级别。
当然，HBM4堆叠可在芯片级和堆叠级分别进行测试后再键合到中介层，这在一定程度上简化了验证流程，但这改变不了单个封装内实现数十亿个连接的事实。
拥有如此多的连接，工程师如何能确信它们全部都在正常工作？混合键合点很小且排列紧密，键合完成后的光学检测因连接尺寸过小而难以实现。即便只测试开路和短路，逐一测试也将耗费大量时间，前提是你还能找到单独访问每条连接的方法，而这本身就极为困难。
确保连接质量需要两个条件，一是整个晶圆上的工艺必须高度一致，以确保键合焊盘的均匀刻蚀和填充；二是必须具备内置测试基础设施，使测试具备可操作性。
从最初就正确构建工艺
制造先进半导体的最大挑战之一就是工艺波动。为了让单个芯片正常工作，该芯片上的所有键合焊盘必须以完全相同的方式制造。这意味着氧化层生长、孔洞刻蚀、金属填充，以及键合前金属回退（以确保氧化层先于金属形成键合）的每一步都必须精准一致。任何单条连接的失效，都可能导致整颗芯片报废。
混合键合以严苛的工艺要求著称。氧化物和金属的表面都必须是纯净的，以便它们能够像单片氧化物或铜一样实现键合。“混合键合对表面处理有很高要求，”Pleschke指出。“通常需要表面粗糙度低于0.5纳米。等离子体工艺气体、射频参数和处理时间都是关键工艺参数。”
单颗大尺寸芯片上的均一性已经颇具挑战，而要获得良好的晶圆级良率，则需要极高的跨晶圆均一性。这种均一性无法保证所有连接都完好无损，但能大幅提高良率，从而降低后续测试环节的复杂度与成本。
“在化学机械抛光（CMP）工艺期间，对铜碟形效应的精确控制，包括高度、形状和均一性，是至关重要的，”Pleschke说。“铜通常凹陷3至5纳米，焊盘尺寸和分布均匀一致（铜焊盘膨胀约为1nm / 1µm 铜厚度 / 50°C）。”
并行处理的优势
平面工艺的优势在于所有芯片和焊盘可并行处理，前提是工艺波动受到严格控制。“制造数十亿个互连之所以可行，是因为整条半导体工艺线（包括光刻、薄膜沉积、刻蚀）都设计成可以并行运行，并且能够以晶圆级精度进行加工，”泛林集团（Lam Research）先进封装业务总经理Chee Ping Lee表示，“介电质沉积实现了混合键合中晶圆间的初始结合；随后，等离子体在介电材料上钻出数十亿个孔，具有高度可重复且边壁轮廓清晰的特性，保留了初始光刻图形的精度；最后，数十亿个孔同步填充金属，形成完整的互连。”
Lee进一步说明了这一规模：“这就像在美国全境均匀制造降雨，且精度之高，间距一米放置的水桶以完全相同的速率接满雨水。”
晶圆被研磨得越来越薄以降低堆叠高度并缩短互连路径——特别是对于HBM（高带宽内存）。临时键合材料（TBM）将薄化后的晶圆固定在载体上以维持稳定性。
“利用混合键合实现HBM的技术路线，要求将晶圆超薄化至数十微米，以缩短堆叠后的信号路径，”Brewer Science应用工程师Amit Kumar表示，“这对材料性能提出了多项严苛要求，其中最关键的是：在多次堆叠键合循环中保持机械和热稳定性，极低的总厚度偏差（TTV）以保证均一性，以及临时键合材料的颗粒级清洁能力。”
介电材料至关重要
相邻的混合键合焊盘由介电材料隔开。一旦信号彼此靠得太近，信号完整性可能会受损。使用具有较低介电常数的介电材料可以缓解这一问题。
Kumar指出，“当I/O密度提升一个数量级时，金属导体之间的间距随之缩小。为维持信号完整性，介电材料在高频下需具备极低的介电常数。”
间距缩小还会对介电材料施加更大的应力。Pleschke说：“介电材料必须承受更高的应力，并提供比大节距架构中更强的键合能量，以应对铜焊盘节距缩小带来的应力增加。”
此外，铜可以通过某些介电材料发生迁移。“在更小的尺寸下，铜扩散成为额外的可靠性隐患，需通过合理选择介电材料来加以解决，例如氮化硅（SixNy）、氮氧化硅（SiON）和碳氮化硅（SiCN）。”Pleschke补充道。
然而，这些介电材料的介电常数均高于二氧化硅（3.9至4.2），其中SiON为3.9至7.5，SiCN为4.0至9.0，Si3N4为6.0至7.5。
检测已不切实际
Pleschke指出：“随着混合键合焊盘尺寸缩小，质量保证工作的难度和工具要求也随之上升。”
鉴于这些连接的尺寸和密度，光学检测已不再可行。Lee表示：“在混合键合所支持的规模下，逐一检测每个焊盘在技术上已不再可能，这对计量设备供应商构成了巨大挑战。”
其他业内人士也持相同观点。Jain补充道：“在如此高的密度下，缺陷通常是电学性质的，且局部集中，表现为键合强度弱、开路，或边缘行为，以及小范围失效簇，这些往往无法通过视觉手段检出。”
由于单独检查每个连接不切实际，测试成为剔除失效芯片的下一道防线。挑战在于，每颗芯片可在键合前单独测试，但键合后还需再次测试，以确认键合质量。
以自测试代替检测
相反，此类芯片需要内置自测试（BiST）机制来验证连接状态。这包括测试引擎和冗余设计，以便在发现不良连接时进行修复。
应对这一挑战的方法之一是将I/O划分为若干簇，每个簇具备自我完备的基础设施，可独立运作。这些簇可通过复制来扩展所需的连接总数。
新思科技的3DIO IP就是这种方法的典型案例。每个簇提供16条通道（每条通道每个方向各有一个焊盘），并配备独立的时钟树，支持双倍数据速率（DDR）时钟下的4至6 Gb/s数据速率，同时集成VDD和接地连接以及ESD保护。
Jain表示：“3DIO PHY不逐一验证每个互连，而是将互连分组为小型可重复的簇，使每个簇可独立测试。内嵌的内置自测试支持键合前和键合后的测试，能够早期确定性地检测键合问题。由于该PHY无协议依赖，不依赖链路训练，在制造测试过程中可直接观测时序行为，不受协议约束。”
然而，最重要的是，每个簇均内置BiST引擎、冗余设计和修复能力，使芯片能够自检连接状态，并可在键合前后分别执行。
这些簇通过专用配置工具进行设计，冗余量可根据应用需求灵活设定。冗余机制可通过启用备用焊盘来修复失效连接，从而挽救芯片，避免报废。
冗余和修复至关重要
测试过程中发现的缺陷往往是随机分布的，这为修复提供了机会，使原本可能被丢弃的失效芯片得以挽救。这一机制需要备用焊盘，以便在主焊盘出现不良连接时切换使用。
Jain表示：“在实际生产环境中，大多数良率损失来自局部、稀疏分布的随机缺陷，而非系统性问题。因此，所需的冗余量在很大程度上取决于具体的工艺技术和晶圆厂的缺陷特性，不存在适用于所有实现场景的统一冗余比例。”
新思科技的的集群架构意味着冗余资源可在集群层级提供，随着集群增加，扩展性大为提升。“在PHY物理层，我们支持通过量产测试识别失效通道或故障集群，从而基于实际硅片数据应用修复、重映射或冗余策略，”Jain说，“通过在集群层级运作，该架构提供了足够的粒度来兼容实际生产缺陷，同时避免不必要的过度设计。”
保障可靠性
可靠性问题看似利弊参半。从积极的角度来看，更小的组件和连接理应更容易可靠地制造；但另一方面，当需要制造数十亿个连接时，从统计概率角度来看，难免会有一部分出现可靠性问题。
但事实上，更小、更短的连接反而胜出了，提高了可靠性，超出了通过微凸点（microbumps）方案获得的可靠性。Lee表示：“超短的混合键合铜对铜连接，与传统微凸点接口相比，具有更低的电阻和电容，信号完整性更优。比特误码率的改善幅度因系统而异，但混合键合提供了更均匀的界面，与早期芯片集成方案相比，信号退化明显更少。”
Jain表示赞同：“当裕量在工艺、电压、温度（PVT）和老化条件下被合理设计和验证时，随机比特误差的概率变得极低，仅限于罕见的统计事件。因此，极低的误码率（BER）可直接在PHY层面实现，无需依赖高层协议通过重传或ECC来掩盖错误。这种PHY级别可靠性对于扩展密集的混合键合互连网络是至关重要的。”
挑战将持续加剧
我们所提及的1微米只是一个便于理解的数字，而不是物理极限。如上所述，理论上业界已具备制造200纳米节距焊盘的能力。未来随着焊盘节距进一步缩小，焊盘形状可能也需要随之改变。
Pleschke表示：“随着焊盘尺寸和节距持续缩小，铜表面占比上升，铜密度可能需要采用优化的六边形焊盘排布，并引入哑焊盘以保证均一性。”
这一复杂程度使得跨行业协作变得尤为重要。Pleschke表示：“混合键合是一个涉及材料、半导体和机电一体化的多维跨领域挑战，需要整个价值链从研发到量产的紧密协作。”
随着混合键合日益普及且连接数量不断增加，可以推测将会出现新的挑战。然而，为了确保数十亿乃至数万亿级别的连接能够以可预测、高可靠、高性能的方式构建，还需要更多新思路与新方案。（校对/孙乐）
参考链接：
https://semiengineering.com/how-to-build-billions-of-bumps/
